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전공정 연재 4 / 10웨이퍼 위 회로 형성 · 산화

실리콘 표면에 산화막은 어떻게 자랄까?

뜨거운 실리콘에 산소나 수증기가 닿으면 표면의 일부가 이산화실리콘(SiO₂)으로 바뀌어요. 건식과 습식으로 같은 시간 동안 얼마나 다른 두께가 자라는지 비교해 보세요.

1~3편은 회로를 만들 바탕인 웨이퍼 준비였어요. 전공정은 웨이퍼에 회로를 만드는 단계예요. 후공정에서는 칩을 연결·조립하고 검사합니다. STMicroelectronics 제조 공정

웨이퍼 준비부터 회로 형성까지 · 전공정 보기

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웨이퍼 준비

  1. 잉곳 성장
  2. 웨이퍼 절단
  3. 웨이퍼 연마

웨이퍼 위 회로 형성

  1. 산화
  2. 포토
  3. 패턴 식각
  4. 이온 주입
  5. 박막 증착
  6. 평탄화(CMP)
  7. 금속 배선

산화막은 왜 필요할까?

이산화실리콘(SiO₂)은 전류가 잘 흐르지 않는 절연체예요. 웨이퍼 위에서 전류가 흐를 곳을 정하고, 다른 공정으로부터 표면을 보호하는 데 쓸 수 있어요.

소자끼리 전기적으로 분리

가까이 놓인 소자 사이에 절연층을 두면 원하지 않는 전류 경로가 생기는 것을 줄일 수 있어요.

표면 보호와 공정 범위 지정

실리콘 표면을 덮어 보호해요. 적절한 두께로 만든 산화막은 이온 주입 때 일부 영역을 가리는 막으로도 쓸 수 있어요.

트랜지스터의 게이트는 어떻게 전류를 조절할까?

게이트와 실리콘 사이의 얇은 절연막은 두 부분 사이로 전류가 새는 걸 억제해요. 게이트 전압이 만드는 전기장은 절연막을 사이에 두고도 실리콘 표면에 영향을 줘, 소스와 드레인 사이의 전류 통로를 제어합니다.

꺼짐 · 게이트 전압이 낮아 두 단자를 잇는 채널이 형성되지 않아요.

SK하이닉스 게이트 절연막 설명 · UTEP NanoMIL 산화막 용도

1,000 °C에서 건식과 습식 비교하기

(111) 실리콘에 30 nm 산화막이 있는 상태부터 비교하는 Deal–Grove 계산이에요. 두 방식의 실험 계수를 각각 적용했어요.

웨이퍼 단면 · 두께 확대

산화가 진행되면 산화막이 두꺼워지고 실리콘과의 경계가 아래로 이동합니다.

두 산화막의 성장 곡선

60분 뒤 건식 약 74 nm, 습식 약 441 nm의 전체 산화막 두께가 계산됩니다.
단면에 표시할 방식

건식 · 얇고 치밀한 막단면에 표시 중

막이 천천히 자라 얇은 목표 두께를 맞추기 좋고, 치밀한 막을 얻기 쉬워요. 얇은 SiO₂ 절연막의 전기적 품질이 중요할 때 유리해요.

습식 · 두꺼운 막을 빠르게

막이 더 빨리 자라 같은 목표 두께까지 걸리는 시간을 줄일 수 있어요. 두꺼운 영역 절연용 산화막이 필요할 때 유리해요.

삼성전자 건식·습식 산화 설명

60분
건식 · 실선습식 · 점선
건식 산화막
74 nm
습식 산화막
441 nm
선택한 방식의 실리콘 소모
약 19 nm

산화막 수치는 시작 두께 30 nm를 포함해요. 실리콘 소모량은 이번 산화에서 새로 자란 막 두께의 약 44%예요. 단면의 점은 산화제가 이동하는 경로를 보여줘요. TU Wien 열산화 단면 설명

공정에서는 온도와 두께를 함께 봐요

MIT 연구실 · 습식 산화 사례
1,000 °C · 127분 → 약 650 nm두꺼운 영역 절연용 산화막을 만드는 데 쓴 조건이에요. 막 두께는 타원편광법으로 확인할 수 있습니다.
Deal–Grove 계산 · 100 nm까지
건식 약 106분 · 습식 약 5.2분1,000 °C에서 시작 두께 30 nm를 포함해 100 nm에 도달하는 계산값이에요. 막이 자라면서 산화제가 통과할 길이도 길어져 성장 속도가 떨어집니다.

MIT MacLean 논문 · 부록 A · Deal–Grove 논문 · 표 I·II · UCSB NanoFab 측정·모델 비교

계산식과 가정

x² + Ax = x₀² + Ax₀ + Bt. 두께 x와 x₀는 µm, 시간 t는 시간(h) 단위예요. 1,000 °C 표의 계수는 건식 A = 0.165 µm, B = 0.0117 µm²/h, 습식 A = 0.226 µm, B = 0.287 µm²/h예요. 원 논문의 습식 실험에서는 수증기 분압을 약 640 Torr로 추정했어요. 초기 건식 산화의 오차가 큰 초박막 영역은 이 비교에서 빼고, 두 방식 모두 30 nm부터 계산했어요.

요즘 공정과 HBM에서는 어떤 방식을 쓸까?

막의 역할에 따라 달라요. 얇은 열산화막에는 두께와 전기적 품질이 중요하고, 두꺼운 열산화막에는 성장 시간도 중요해요. 복잡한 3차원 표면의 모서리까지 고르게 산화해야 할 때는 반응성이 높은 산소종을 쓰는 라디칼 산화도 활용됩니다. SK하이닉스 산화 공정 설명

DRAM 칩을 만드는 쪽. 2024년 공개 연구에서는 DRAM 셀의 게이트 절연 구조를 만들 때 장비 안에서 수증기를 생성하는 ISSG와 원자층 증착(ALD)을 조합했어요. 이 연구는 DRAM 셀 실험 사례예요. HBM 제품별 게이트 공정 조건은 공개 자료에서 확인할 수 없었어요. IEEE Access DRAM 셀 연구

칩을 쌓아 연결하는 쪽. TSV는 실리콘을 관통해 칩들을 잇는 통로예요. 공개 HBM 공정 예시에서는 깊은 구멍 벽에 화학 기상 증착(CVD)으로 절연막을 형성해 구리와 실리콘을 분리합니다. 깊은 옆벽을 고르게 덮는 것과 이미 만들어진 회로가 받는 열을 줄이는 게 중요해요. 열산화는 실리콘 표면을 반응시켜 막을 키우고, 이 사례의 증착은 외부 원료로 벽에 막을 입혀요. Applied Materials HBM TSV 공정 · SK하이닉스 TSV 패키징 설명